Comprobaciones de automatización de diseño electrónico ESD

La verificación de la protección contra descargas electrostáticas (ESD) en un diseño de circuito integrado (CI) complejo es extremadamente desafiante. Los diseños de vanguardia tienen muchos dominios de suministro y niveles de voltaje para diferentes partes funcionales como radiofrecuencia (RF), bloques digitales y de alto voltaje, lo que hace que la verificación de ESD sea una tarea compleja y propensa a errores. Depender únicamente de la verificación manual plantea un riesgo significativo de pasar por alto defectos de diseño, lo que puede resultar muy costoso durante la fabricación y en el campo. En consecuencia, la verificación ESD automatizada es muy deseada en el flujo de diseño actual. Este artículo describe los requisitos esenciales del flujo de verificación de ESD según lo definido por el Grupo de trabajo de herramientas de automatización de diseño electrónico (EDA) de la Asociación ESD (ESDA) [1].

La Figura 1 ilustra el cronograma y las etapas principales de un ejemplo de flujo de diseño. El flujo de diseño del producto IC (fila superior) debe sincronizarse con un flujo de desarrollo e implementación de ESD (fila central). Este último debe estar respaldado por un flujo de verificación ESD (fila inferior).

Figura 1: Un flujo de verificación de ESD simple asignado a un flujo de diseño de circuito integrado de muestra.

Las siguientes secciones describen las principales fases de desarrollo de IC y brindan ejemplos de diferentes comprobaciones de ESD relevantes para estas fases.

Fase de definición del producto

Las especificaciones de rendimiento de ESD suelen seguir estándares comúnmente aceptados. Sin embargo, dependiendo del campo de aplicación, los equipos de marketing y los clientes de IC pueden modificarlos. Las especificaciones de diseño del producto y el rendimiento ESD requerido dictan las especificaciones de los componentes ESD y las celdas ESD. En función de estos requisitos funcionales, se definen celdas ESD adecuadas para cada nodo de aplicación de pin (señal, alimentación y tierra). Normalmente, el diseñador puede acceder a las celdas ESD en una biblioteca ESD dedicada.

En una situación en la que se utiliza una tecnología de semiconductores madura con bibliotecas ESD ya desarrolladas, solo es necesario verificar la ubicación y las modificaciones específicas del producto de los componentes ESD y las celdas ESD existentes. Para un nuevo producto IC que utiliza un nuevo proceso semiconductor, es posible que no haya una biblioteca ESD disponible y no se puedan ejecutar comprobaciones ESD específicas a nivel de celda. Sin embargo, las especificaciones de rendimiento de la biblioteca ESD necesaria aún podrían definirse, junto con el cliente de IC, en función de los datos de desarrollo de tecnología ESD disponibles y los datos ESD EDA de otros productos/tecnologías.

Según los datos de diseño disponibles en esta fase de diseño, se pueden realizar las siguientes comprobaciones de ESD:

Debido a la naturaleza de estos datos, se puede realizar una verificación simple del cumplimiento de ESD basándose en las características de ESD de las celdas de ESD en una base de datos de diseño. El siguiente es un ejemplo de verificación ESD EDA realizada durante la definición del producto.

Un análisis temprano de la integridad de la celda de E/S, la ubicación del bus y la robustez general de ESD es uno de los factores esenciales para un diseño de chip exitoso. Un verificador de planificación de planta ESD para el chip podría hacer cumplir las reglas de diseño ESD que se verificarán al planificar la ubicación de las celdas de E/S y del bus de energía. En particular, el verificador podría verificar la existencia de una celda/dispositivo ESD entre las almohadillas, estimar la resistencia parásita entre la almohadilla y la celda/dispositivo ESD y dar una estimación aproximada de la robustez ESD del chip al predecir el voltaje de la almohadilla (Figura 2).

Figura 2: Un conjunto de E/S de muestra verificado con un verificador de planos de planta ESD. La salida de la herramienta indica que faltan dispositivos de protección ESD y grandes resistencias en la ruta de corriente ESD.

Fase de arquitectura del chip

En esta etapa de diseño, se define el nivel funcional/de comportamiento de la arquitectura del chip y se identifican los componentes ESD y las celdas de biblioteca requeridos. No hay ninguna descripción de IC a nivel de circuito o diseño disponible en esta fase. De manera similar a la sección anterior, se pueden realizar comprobaciones a nivel de celda y comprobaciones de dispositivos protegidos. Los datos de diseño disponibles son similares a los descritos en la sección anterior.

Comprobaciones de la fase de diseño completo y del módulo IC

Esta es la fase principal de la actividad de diseño, que implica una interacción compleja entre todos los equipos de producto. Se puede dividir en tres subetapas.

La primera etapa es la planificación de los módulos de arquitectura del chip y las E/S digitales estándar y los bancos de energía. Las comprobaciones de ESD que podrían realizarse en esta etapa de diseño se limitan a la verificación de alto nivel de la red ESD dentro de los bancos de E/S digitales y la conectividad ESD entre los diferentes módulos, los bancos de E/S relacionados en los diferentes dominios de energía y el Conexiones ESD a nivel de paquete. Estas comprobaciones incluyen: Comprobaciones de dispositivos protegidos para los módulos digitales.

La segunda etapa es el diseño de módulos IP y anillos de almohadillas de E/S analógicas. En esta etapa de diseño, se diseñan físicamente los módulos analógicos (y RF) y los bancos de E/S relacionados. En muchos casos, el equipo del módulo IP analógico es diferente del equipo de diseño de celdas de E/S y alimentación/tierra, que a menudo es responsable de integrar las celdas de la biblioteca ESD. Es posible que el equipo del módulo no tenga información detallada sobre los componentes de ESD utilizados a nivel de celda y se necesita atención especial al verificar la implementación general de ESD. También puede ser necesario un cierto nivel de codiseño entre los módulos analógicos y las celdas de protección ESD dedicadas. Según los datos de diseño disponibles, se podrían realizar las siguientes comprobaciones de ESD:

Se necesita una funcionalidad de herramienta específica para los casos en los que las celdas de protección ESD se colocan en el anillo de almohadilla analógica, que no está disponible para el equipo que realiza las comprobaciones de ESD a nivel de módulo. Esta funcionalidad de herramienta se puede ampliar para permitir la verificación de la solidez de ESD del módulo frente a eventos de estrés entre dominios de potencia o entre IP. Esto es especialmente útil cuando los pines contadores no están disponibles físicamente pero hay cierta información sobre la red ESD involucrada (células ESD, conectividad) en la base de datos de diseño. Esto puede considerarse una “integración de chip virtual” en la que solo un diseño de módulo particular está físicamente disponible para el equipo que ejecuta la verificación. Esta situación también se aplica a la verificación de un módulo determinado que implica la evaluación del rendimiento ESD de IP de terceros ("caja negra").

La tercera etapa es la integración de E/S y IP de chip completo, incluido el paquete. Este es el nivel final de controles ESD aplicados a todo el CI. El objetivo principal es verificar la integración de los circuitos IP ESD individuales en el nivel superior de IC, verificar las nuevas violaciones ESD de integración cruzada de IP y dispositivos parásitos, y verificar que los componentes protegidos en cada módulo IP individual todavía estén funcionando en su área de operación segura (SOA) ESD para combinaciones de estrés, incluidas otras IP.

Según los datos de diseño disponibles, se podrían ejecutar las siguientes comprobaciones de ESD:

Para ciertas clases de diseños (por ejemplo, algunos diseños digitales), podría ser posible implementar cierta jerarquía de comprobaciones de modo que en el nivel completo del chip los bloques de diseño individuales se consideren como "cajas negras" y solo se verifique la integración de los bloques. .

El siguiente es un ejemplo de comprobaciones de ESD del módulo y de la fase completa de diseño de IC destinadas a identificar posibles debilidades de ESD de los conjuntos de E/S (anillos o matrices). En esta etapa se podría verificar un conjunto de E/S con una herramienta de verificación de ESD que cubra tanto las verificaciones de diseño como las verificaciones eléctricas. Las comprobaciones de diseño podrían garantizar que se sigan estrictamente las reglas ESD predefinidas. En particular, el verificador podría señalar puertas de buffer de entrada y drenajes de buffer de salida sin protección ESD adecuada, bipolares parásitos, violaciones del ancho mínimo de metal ESD, etc. Las verificaciones eléctricas del ensamblaje de E/S en esta etapa pueden variar en complejidad: pueden usar listas de red de E/S simplificadas únicamente o incluyen modelos detallados de elementos de protección ESD y parásitos. La verificación de la existencia de la ruta de corriente ESD primaria y la verificación de rutas de corriente alternativas para cada combinación pin a pin es el objetivo principal de la verificación en esta etapa [2]. El verificador podría señalar la situación en la que no existe una ruta actual de ESD o en la que se prefiere una ruta paralela no deseada con dispositivos débiles durante un evento de ESD. Se pueden realizar comprobaciones básicas utilizando una lista de red extraída del esquema para todas las combinaciones de pin a pin. A esto le puede seguir un análisis más detallado de los pines seleccionados utilizando la lista de redes extraída del diseño. La Figura 3 muestra parte de un anillo de E/S con rutas de corriente primaria y alternativa para una combinación de tensión de pasador determinada. Una verificación adecuada de estas dos rutas actuales implicaría simulaciones estáticas y dinámicas de alta velocidad en la gran lista de componentes relevantes de interconexión y ESD.

Figura 3: Comprobación de una ruta ESD en un anillo de E/S. Una verificación adecuada de estas dos rutas actuales implicaría simulaciones estáticas y dinámicas de alta velocidad en la gran lista de componentes relevantes de interconexión y ESD.

Fase de calificación del diseño

En esta fase, se ejecutan auditorías de diseño final y evaluaciones de desempeño de ESD utilizando los resultados de verificación de las fases anteriores. Esto a menudo se hace basándose en una metodología de práctica estándar personalizada, definida por la empresa, resumida en una “lista de verificación de ESD” u otro documento. El objetivo es confirmar que se han realizado todas las actividades de verificación de ESD requeridas.

La funcionalidad de la herramienta EDA en esta etapa de diseño está relacionada principalmente con informar y documentar los resultados de las comprobaciones ejecutadas anteriormente y almacenar los resultados en una base de datos adecuada para su posterior análisis. Este análisis suele ser necesario para la resolución de problemas de ESD del producto durante la calificación de IC.

En casos de diseño práctico que involucran productos de circuitos integrados complejos y soluciones ESD, podría haber situaciones en las que aún se puedan informar algunas violaciones de ESD cuando se envía un CI para fabricación debido a limitaciones de las herramientas de verificación de ESD o debido al desarrollo de productos no relacionados con ESD. prioridades. Sin embargo, en todas las circunstancias, el resultado de las comprobaciones formales de ESD EDA podría permitir una fácil solución de problemas de ESD del producto. El resultado del verificador ESD EDA podría ayudar a relacionar posibles fallas en las pruebas de ESD con las marginalidades de diseño de ESD identificadas.

Las comprobaciones de ESD de la fase final de verificación de IC son las más exhaustivas. Son similares a las comprobaciones que se realizaron durante las fases anteriores de diseño. Sin embargo, las herramientas ESD EDA podrían funcionar en listas de red mucho más grandes, incluida la resistencia completa del chip, la capacitancia y la información del paquete. Los siguientes son algunos ejemplos de comprobaciones ESD EDA realizadas durante esta fase.

Una verificación final de ESD IC podría incluir la verificación de todas las rutas actuales de ESD designadas utilizando una herramienta EDA. Para lograr una mayor precisión para una combinación de tensión de almohadilla determinada, se podría encontrar y analizar más de una ruta de ESD, ya que el flujo de corriente de ESD puede no limitarse a la ruta más corta identificada anteriormente. Un informe de dicha herramienta incluirá voltajes y corrientes de nodo calculados y se puede utilizar para la aprobación de ESD antes de la cinta. La Figura 4 muestra un ejemplo de la salida final del verificador a nivel de chip, donde se encontraron tres rutas ESD distintivas para un par de pads elegido (IO_D2 e IO_ANA). Se han encontrado voltajes y corrientes a lo largo de rutas ESD ejecutando simulaciones de CC en las que se ha forzado una corriente HBM de 1,33 A entre las dos almohadillas. Los potenciales de voltaje y corrientes simulados en cada nodo de ruta se muestran en la Figura 4. Los parásitos del bus se han incluido en las simulaciones. Por ejemplo, la diferencia de voltaje entre los nodos V2 (7,76 V) y V3 (5,35 V) proviene tanto de la caída de voltaje del diodo D1 (2,39 V) como de la caída de voltaje de la resistencia del bus VSSIO (0,01 V). Se están monitoreando las tensiones de voltaje en la mayoría de los dispositivos sensibles para garantizar que, si bien la caída de voltaje total entre las almohadillas estresadas puede ser alta (16,48 V), los dispositivos no se esfuerzan más allá de sus límites de falla. En particular, el voltaje entre VDD y VSS en este ejemplo no excede los 0,68 V, y el núcleo del IC puede considerarse resistente a ESD.

Figura 4: Ejemplo de la salida final del verificador a nivel de chip. Se muestran los potenciales de voltaje y corrientes simulados en cada nodo de ruta. Los parásitos de los autobuses se incluyen en las simulaciones.

Una vez completada la integración inicial del CI, se pudieron identificar límites críticos entre dominios entre diferentes redes de voltaje de suministro en un chip. La alta caída de voltaje a través de estos límites durante una tensión de ESD los hace más propensos a sufrir daños por ESD que los dispositivos colocados dentro del mismo dominio de energía. El número cada vez mayor de diferentes dominios de voltaje de suministro en la generación actual de chips requiere una verificación automatizada para encontrar dispositivos que se verían afectados durante un evento de ESD. Dependiendo del nivel de tensión de voltaje aceptable para los dispositivos específicos en la interfaz de dominio, una herramienta EDA podría identificar las debilidades del diseño de ESD después de verificar miles de posibles conexiones de interfaz. Además, las medidas de protección ya implementadas en los límites del dominio de energía (diodos conectados a un óxido de puerta de interfaz, etc.) también deben tenerse en cuenta al analizar la robustez de ESD de los dispositivos en los límites del dominio de energía. La Figura 5 ofrece un ejemplo de un cambiador de nivel entre dominios, donde una puerta conectada al nodo 1 podría sufrir una tensión excesiva durante un evento de ESD.

Figura 5: Verificación de cruce de límites en el dominio de energía. Debido al aumento de Rbus, la ruta de corriente primaria de ESD (línea gruesa) se vuelve menos atractiva, lo que resulta en puertas tensionadas en el nodo 1.

Conclusiones

En este artículo se describen los requisitos esenciales de un flujo de verificación ESD EDA eficaz. Estos requisitos están alineados con las necesidades de verificación de ESD de la comunidad de diseño de circuitos integrados. El flujo de verificación propuesto ofrece un enfoque sistemático para verificar la solidez de ESD en todos los bloques de CI en diferentes fases del flujo de diseño. Este enfoque permite evitar muchos defectos de diseño de ESD, lo que reduce el tiempo general del ciclo de diseño. Las herramientas ESD EDA mejorarían las capacidades predictivas de ESD al generar listas de red extendidas (incluidos dispositivos, resistencias, capacitancias y paquetes de ESD) y retirar un enfoque de extracciones crudas "de la parte posterior del sobre", verificaciones manuales/visuales y simulaciones SPICE que requieren un uso intensivo de recursos. Otro beneficio importante de estas herramientas es la posibilidad de utilizarlas para la optimización sistemática del diseño de ESD. Los requisitos de verificación de ESD EDA descritos en este artículo podrían ser la base para un esfuerzo adicional por parte de los proveedores de EDA para adaptar sus herramientas y hacer factible un flujo de verificación de ESD integral.

Referencias

Fundada en 1982, la Asociación ESD es una asociación profesional voluntaria dedicada a promover la teoría y la práctica para evitar descargas electrostáticas (ESD). De menos de 100 miembros, la Asociación ha crecido a más de 2.000 miembros en todo el mundo. Desde un énfasis inicial en los efectos de la ESD en los componentes electrónicos, la Asociación ha ampliado sus horizontes para incluir áreas como textiles, plásticos, procesamiento de bobinas, salas blancas y artes gráficas. Para satisfacer las necesidades de un entorno en continuo cambio, la Asociación tiene como objetivo ampliar la conciencia sobre la EDS a través del desarrollo de estándares, programas educativos, capítulos locales, publicaciones, tutoriales, certificaciones y simposios.

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