CEI 61000

Los requisitos de calificación ESD para sistemas dependen en gran medida de modelos de descarga ideales como IEC 61000-4-2. La emulación de “pistola IEC” (por ejemplo, reproducida en el laboratorio) de la descarga en un sistema representa una resistencia de descarga “típica” de un objeto metálico de mano realizada por un ser humano “típico” que está cargado a varios niveles de voltaje de prueba. También se pueden aplicar métodos de resolución de campo 3D y simulación nodal (por ejemplo, reproducidos en un modelo informático virtualizado) para ayudar a acelerar la comparación de diferentes configuraciones y condiciones de prueba.

HMM (modelo de metal humano) es un término ampliamente utilizado para modelos de sistemas y dispositivos que se aproximan a un cuerpo humano con un objeto metálico (como unas pinzas) haciendo el contacto final (Figura 1) con un dispositivo semiconductor instalado en una placa de circuito. Como subproducto de las “pistolas” ESD (también denominadas confusamente “simuladores”) desarrolladas para imitar este tipo de evento, estas descargas crean campos E y H sustanciales en el espectro RF/EMI que pueden acoplarse en todos los circuitos cercanos. y no sólo los dispositivos en el modelo de circuito nodal. Además, la amplia gama de tolerancias de calibración en la definición IEC para el cumplimiento de pistolas deja espacio para variaciones dramáticas en las corrientes de los pulsos de corriente (Figura 2) y la energía total entregada a una carga o abrazadera arbitraria (Figura 3). Por supuesto, esto puede crear una variación igualmente dramática en la robustez y repetibilidad medidas entre pistolas, entre laboratorios en diferentes ubicaciones, entre fechas de prueba en el mismo lugar y entre configuraciones de sistemas.

Figura 1: Representación del modelo de metal humano IEC 61000-4-2/ISO10605

Figura 2: Varios modelos de simulación de “emuladores” de pistola IEC61000-4-2

Figura 3: Energía total de diferentes modelos de pistola entregada en 2 ohmios

Es probable que en el campo existan otras formas de modelos de descarga ESD ideales, destructivos o disruptivos, muy comunes, como eventos de descarga de cable (CDE) y eventos de placa cargada (CBE), que pueden ser mucho más destructivos para los semiconductores con los mismos voltajes de carga (corriente más alta). y un tiempo de subida más rápido), y puede ser más frecuente en una aplicación que no sea HMM/IEC. Si bien existen estrechas correlaciones entre fallas de componentes relacionadas con la energía en el generador de impulsos de línea de transmisión (TLP) y las pruebas IEC (ver Besse, Boselli y Smedes), existen amplias diferencias en las condiciones, modos y niveles de falla de CDE y CBE.

¿¡¿Cómo afronta un diseñador tanta incertidumbre?!?

Afortunadamente, existe una cabeza de playa de cordura en esta isla de juguetes ESD inadaptados. El diseño ESD eficiente del sistema (SEED) o el codiseño SEED (ver Gossner, et al.) utiliza simulación nodal de dispositivos de protección que interactúan con los dispositivos que deben proteger en un sistema. Esto proporciona un laboratorio de caracterización virtual donde se pueden comparar varios esquemas de protección, al menos de manera cuantificable, para determinar su solidez en configuraciones repetibles. También es posible, mediante verificación y validación en laboratorio, asociar estos resultados con un umbral mínimo de robustez tanto en la tabla IEC 61000-4-2 como en el campo.

Limitaciones existentes para el diseño ESD

El análisis del diseño del circuito de protección de primer orden a menudo se basa en los parámetros de las hojas de datos de los dispositivos supresores de voltaje transitorio (TVS), como las clasificaciones ESD (VESD, clasificación de robustez IEC61000-4-2, etc.) y la tensión de sujeción (VCLAMP, etc.). Sin embargo, estos parámetros generalmente se prueban bajo una condición que nunca verán en un circuito: ¡por sí mismos!

Dado que los dispositivos TVS (aquí llamados dispositivos bajo prueba, o DUT) siempre se incluyen en un circuito para desviar la energía de impacto lejos de un dispositivo bajo protección (DUP), el voltaje de sujeción real en el TVS conduce a un voltaje en el punto protegido. dispositivo (VDUP) durante una huelga que no es lo mismo que lo que se podría prometer en la hoja de datos de TVS. La corriente desviada por el DUT (ISHUNT) no es del 100% y la corriente residual en el dispositivo protegido (IRESIDUAL) tampoco es del 0% (consulte la Figura 4).

Figura 4: Escaneo de reconstrucción de corriente real de la ruta de corriente residual después de la abrazadera TVS (DUT) y el ASIC a proteger (DUP)

El modelado de segundo orden de esta interacción comprende la división de corriente de la Ley de Corrientes de Kirchoff (KCL) y el retardo eléctrico entre estos dos dispositivos dinámicos, y los límites máximos de corriente, voltaje, potencia y energía que pueden causar daños latentes o permanentes ya sea en el DUT o en el DUP ( o incluso en las propias trazas de la PCB si los pulsos son lo suficientemente energéticos). La mayoría de los modelos de dispositivos IBIS o SPICE disponibles en la actualidad brindan información sobre los "dispositivos de sujeción" en las E/S del dispositivo, pero estos elementos estaban destinados a modelar problemas de integridad de la señal, como sobrepasos y timbres entre un 5% y un 10% por encima y por debajo de VDD y VSS. Los impactos ESD/EOS inyectan niveles 1000x o más de lo que se contempla en los modelos IBIS o SPICE destinados únicamente a la simulación de la integridad de la señal, y aunque los simuladores extrapolarán felizmente (y probablemente de manera inexacta) esos modelos a +/- 50 amperios de pico para una abrazadera de 4 mA, No hay información sobre cuándo fallará el dispositivo y cómo se comportará en el camino hacia allí y más allá.

Dados modelos de dispositivos significativos en el régimen ESD/EOS, este nivel de aproximación proporciona estimaciones superiores de la robustez del nivel del sistema para un pulso conducido o de contacto determinado aplicado a un nodo determinado para los dispositivos específicos. Sin embargo, todavía no aborda necesariamente errores leves, alteraciones del sistema, descargas secundarias o pulsos acoplados en conductores y dispositivos adyacentes.

El modelado de tercer orden intenta virtualizar todo el conjunto del sistema 3D y resolver las interacciones agresoras de los campos E y B predichas por las ecuaciones de Maxwell. Dada la exorbitante cantidad de información precisa del modelo físico y eléctrico requerida, en teoría, esto puede proporcionar la representación más completa y precisa de un ataque ESD/EOS en un sistema. También es extremadamente difícil y lleva mucho tiempo montar una representación significativa del sistema. Si bien los solucionadores de campo 3D elegantes y costosos están disponibles comercialmente y son extremadamente poderosos, dada la escasez de modelos eléctricos precisos en régimen ESD para dispositivos, también pueden producir cantidades prodigiosas de “basura que entra, basura sale”.

Sin embargo, para la mayoría de los análisis cuantitativos de “comparación y contraste”, el análisis de segundo orden con modelos precisos puede proporcionar excelentes resultados para análisis “mejores o peores” entre soluciones de protección en competencia. Pero bajo ninguna circunstancia se debe suponer que ninguna simulación responde a todas las preguntas, ni se debe extrapolar fuera de su esfera limitada de datos válidos. Los criterios de aprobación/rechazo de un sistema se definen a nivel del sistema.

Por ejemplo, un dispositivo TVS puede sujetarse más fuerte y más rápido que otro dispositivo. Esta corriente de derivación adicional puede inyectar corrientes no deseadas y tiempos de aumento en los rieles de alimentación o en tierra, provocando alteraciones secundarias en otros dispositivos. Las suposiciones fuera del alcance de cualquier simulación limitada no son necesariamente válidas.

Preguntas y consideraciones para la simulación y emulación de eventos ESD

A continuación se muestra una lista de elementos que deben resolverse antes de sumergirse en el análisis y la optimización de la robustez de ESD en el banco de trabajo virtual o en la mesa de pruebas real:

REFERENCIAS

Jeffrey Dunnihoo es el fundador de Pragma Design en Austin, Texas; Especializado en arquitectura de diseño de interfaz y ESD, EOS y otros análisis transitorios. Ha presentado conferencias patrocinadas por la IEEE EMC Society, la EOS/ESD Association y la ISTFA, y recientemente ha sido coautor de un nuevo libro de texto con otros expertos en ESD sobre los fundamentos del codiseño de ESD. También ha contribuido a grupos industriales y organismos de normalización, como USB, IEEE 802.11, VESA/DisplayPort y ESD Industry Council, y ha trabajado en grupos de trabajo de pruebas y sistemas de EOS/ESD Association, Inc. Puede comunicarse con él en [email protected].

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